课题4-1 高品质电视图像显示处理芯片研发及小批量应用

1. 研究目标

突破超高分辨率、3D显示、高动态等显示处理关键技术，形成面向大屏幕平板电视的显示与画质处理完整解决方案。研制满足产业需求的显示与画质处理芯片，完成流片验证，与国产微处理器芯片一起形成数字电视整机样机，实现小批量产品应用。

2. 考核指标

(1) 突破高端数字电视显示处理关键技术，达到当期国际同类技术产品水平;

(2) 支持4倍高清、3D显示处理、倍速驱动和高动态背光技术;

(3) 与国产微处理器芯片配合，完成高画质图像显示处理芯片研制与验证，形成解决方案;

(4) 申请相关专利15项以上，其中国际专利5项以上;

(5) 高画质图像显示处理芯片经过第三方评测;

(6) 结合大屏幕新型显示屏，形成高端电视整机解决方案，实现小批量应用，应用规模达到1000台。

3. 研发周期

2013年1月-2015年12月。

4. 其他要求

(1) 课题安排：公开发布，支持2家。

(2) 课题资金资助方式为：前补助。

课题所需经费依据实际需要编制。中央财政资金每家不多于4000万元，企业自筹资金不低于中央财政资金的2.5倍，地方政府可为本课题提供配套资金。

(3) 申报单位要求：

由具备完整系统解决方案能力的优势整机企业牵头申报，联合优势数字电视芯片设计企业、科研单位或高校共同承担。

课题4-2 数字电视SoC芯片产品的批量应用

1. 研究目标

面向我国数字电视市场，采用基于国产嵌入式微处理器开发的数字电视SoC芯片，开发数字电视整机，形成数字电视整机的规模化应用，带动基于国产嵌入式微处理器的数字电视SoC芯片进入批量应用。

面向我国数字电视机顶盒市场，采用基于国产嵌入式微处理器的数字电视SoC芯片，开发低成本接收机顶盒，形成机顶盒的规模化应用，带动基于国产嵌入式微处理器的SoC机顶盒整机进入批量应用。

2. 考核指标

数字电视整机

采用国产高性能微处理器的数字电视整机实现100万台量产应用。

数字电视机顶盒

采用国产高性能微处理器的数字电视机顶盒实现1000万台批量应用。

3. 研发周期

2013年1月-2015年12月。

4. 其他要求

(1) 课题安排：公开发布，支持2家。

(2) 课题资金资助方式为：事后立项、事后补助;

课题所需经费依据实际需要编制。数字电视整机支持1家，中央财政资金不多于10000万元;数字电视机顶盒支持1家，中央财政资金不多于4000万元。

(3) 申报单位要求：

数字电视整机：由具有优势的数字电视整机企业独立承担;数字电视机顶盒：由具有优势的数字电视机顶盒企业独立承担。1家单位申请两项任务时，每项任务需编制1本申报书

课题4-3 高清晰度实时视频监控SoC研发及应用

1. 研究目标

采用国产嵌入式微处理器/数字信号处理器，研制视频监控SoC芯片，开发高清网络摄像机(HD IP Camera)、数字视频服务器(DVS)或数字硬盘录像机(DVR)等视频监控类产品，实现该SoC芯片在视频监控类产品领域的批量应用。

2. 考核指标

(1) 采用国产嵌入式微处理器/数字信号处理器;

(2) 突破自主音视频编解码、视频预处理、智能背景去除、人脸检测硬件加速等关键技术;

(3) 支持高清视频编码压缩;

(4) 支持数据流加密;

(5) 申请相关专利10项以上;

(6) 视频监控SoC芯片在视频监控类产品领域实现产业化，累计销售超过10万片。

3. 研发周期

2013年1月-2015年12月。

4. 其他要求

(1) 课题安排：公开发布，支持2家。

(2) 课题资金资助方式为：事前立项、事后补助(预拨30%)。

课题所需经费依据实际需要编制。中央财政资金每家不多于5000万元，地方财政资金不低于中央财政资金的1倍，企业自筹资金不低于中央财政资金的2倍。

(3) 申报单位要求：

由国内市场占有率居领先地位的视频监控整机企业、视频监控SoC芯片设计企业或有国产软硬件系统应用经验的企业牵头申报(答辩时应提供实施本课题已经具备的前期研发实物成果)，联合相关优势单位共同承担。

课题5-1 高性能IP核研发

1. 研究目标

面向通信、计算机、消费类电子产品等需求，在“十一五”研究成果基础上，立足国内工艺线，突破基于频谱判决的自适应连续时间线性均衡技术、时钟与数据恢复电路的跟踪相位平滑技术等关键技术，研制出USB3.0、PCI-E2.0、SATA3.0高速串行接口控制器IP核和支持多种CMOS工艺的视频AFE系列IP核产品，以满足现代通信、移动存储、多媒体及计算机等应用领域对高速数据传输和高速高精度视频信号处理的需求。

2. 考核指标

(1) 基于65nm及以下国内先进工艺和“十一五”专项取得的SERDES PHY IP核成果，研制USB3.0、PCI-E2.0和SATA3.0控制器IP核(包括HOST和DEVICE);USB3.0 IP核需符合USB 3.0标准，兼容USB 2.0标准;PCI-E2.0 IP核需支持多条数据通路;满足相应的接口控制标准协议，完成接口数据协议的解析和控制功能，实现主/从等接口模式控制;

(2) 基于国内主流SoC工艺，开发视频AFE系列IP核产品;ADC分辨率10位，最高采样速率170MSPS;支持多通道模拟视频输入，最高采样频率可支持1080P和UXGA视频格式;模拟视频信号PGA控制位为10位;

(3) 按照规范提交IP核仿真、集成、验证等所需的文件或资料并提供验证平台;

(4) 完成工艺流片验证测试，形成IP硬核，通过第三方测评;

(5) 实现IP核在SoC产品中的应用验证。

3. 研发周期

2013年1月-2014年12月。

4. 其他要求

(1) 课题安排：公开发布，支持4家。

(2) 课题资金资助方式为：前补助。

课题所需经费依据实际需要编制。USB3.0、PCI-E2.0、SATA3.0 IP核各支持1家，中央财政资金每家不多于1200万元; AFE系列IP核支持1家，中央财政资金不多于1500万元。

企业自筹资金不低于中央财政资金的1倍，地方政府可为本课题提供配套资金。

(3) 申报单位要求：

由具有较好基础的IP核研发单位牵头申报，联合芯片制造企业、SoC设计企业或应用企业共同承担。1家单位申请多项任务时，每项任务需编制1本申报书。

课题5-2 数字信号处理器芯片的批量应用

1. 研究目标

面向移动通信设备与智能终端、工业控制和消费类电子等领域应用需求，研制32/16位单片高性能通用数字信号处理器、16位单片高性能通用数字信号处理器、高性能低功耗数字信号处理器IP核产品，相关应用开发系统及集成环境，实现批量应用。

2. 考核指标

(1) 32/16位单片高性能通用数字信号处理器

自主知识产权的32位单片高性能通用数字信号处理器产品;

与数字信号处理器产品配套的应用开发系统和应用软件库;

课题执行期内在移动通信基站和相关领域实现累计销售10万片以上。

(2) 16位单片高性能通用数字信号处理器

自主知识产权的16位单片高性能通用数字信号处理器产品;

与数字信号处理器产品配套的应用开发系统和应用软件库;

课题执行期内在移动通信基站和相关领域实现累计销售50万片以上。

(3) 高性能低功耗数字信号处理器IP核

自主知识产权的高性能低功耗数字信号处理器IP核产品;

与数字信号处理器核产品配套的IP封装、仿真调试环境、综合脚本等集成环境及相关系统芯片集成服务;

课题执行期内集成本课题数字信号处理器IP核的SoC芯片产品累计销售100万片以上。

3. 研发周期

2013年1月-2015年12月。

4. 其他要求

(1) 课题安排：公开发布，支持3家。

(2) 课题资金资助方式为：事后立项、事后补助。

课题所需经费依据实际需要编制。32/16位单片高性能通用数字信号处理器支持1家，中央财政资金不多于2000万元;16位单片高性能通用数字信号处理器、高性能低功耗数字信号处理器IP核各支持1家，中央财政资金每家不多于1000万元。

(3) 申报单位要求：

由具有数字信号处理器研制经验的优势企业独立申报(应拥有课题对应产品的样品和配套开发软件，并符合产品性能指标应用要求)。1家单位申请多项任务时，每项任务需编制1本申报书。

课题5-3 自主IP核在SoC芯片中的批量应用

1. 研究目标

面向通信、计算机、消费类电子产品等需求，在“十一五”国产SoC产品研究成果的基础上，立足国内工艺线，实现ADC/DAC类、高速串行接口类、SRAM类、FPGA类、NVM类和射频类等6类IP核在SoC芯片中的应用推广和产业化。

2. 考核指标

(1) 位数不低于14位、转换速度不低于100MSPS的ADC/DAC类IP核累计实现在10万颗以上SoC中的应用;

(2) 接口速度2.5 Gbps以上的高速串行接口类IP核累计实现在50万颗以上SoC中的应用;

(3) 存储容量达到1MB以上的SRAM类IP核累计实现在100万颗以上SoC中的应用;

(4) 有效门容量20万门以上且工作主频200MHz以上FPGA类IP核累计实现在10万颗以上SoC中的应用;

(5) 存储容量64kB以上的NVM类IP核累计实现在1000万颗以上SoC中的应用;

(6) 最高载波频率达到6GHz以上的多模多频无线收发器类射频IP核累计实现在50万颗以上SoC中的应用。

3. 研发周期

2013年1月-2015年12月。

4. 其他要求

(1) 课题安排：公开发布，支持6家。

(2) 课题资金资助方式为：事后立项、事后补助。

课题所需经费依据实际需要编制。ADC/DAC类、高速串行接口类、SRAM类、FPGA类、NVM类和射频类各支持1家，中央财政资金每家不多于1000万元。

(3) 申报单位要求：

由具有较好基础的IP核研发单位、芯片制造企业或SoC设计企业独立申报。1家单位申请多项任务时，每项任务需编制1本申报书。

课题5-4 单片可编程逻辑器件的批量应用

1. 研究目标

研制通用可编程逻辑器件产品及其配套工具，形成有市场竞争力的产品，实现批量应用。

2. 考核指标

(1) 研制具有自主知识产权的可编程逻辑器件产品以及配套工具。

(2) 课题执行期内销售数量50万片。

3. 研发周期

2013年1月-2014年12月。

4. 其他要求

(1) 课题安排：公开发布，支持1家。

(2) 课题资金资助方式为：事后立项、事后补助。

课题所需经费依据实际需要编制。中央财政资金不多于1000万元。

(3) 申报单位要求：

由具有研制可编程逻辑器件产品基础的单位独立申报(应拥有课题对应产品的样品和配套开发软件，并符合应用要求)。

课题6-1 基于国产EDA工具、处理器和IP核的应用推广平台建设

1. 研究目标

支撑“核高基”专项国产EDA工具、嵌入式微处理器、IP核在国内IC设计行业的产业化应用及示范推广，促进专项科研成果的产业化。建立国产EDA工具、嵌入式微处理器、IP核协同互动的软硬件技术服务平台，实现与国际相关主流产品在国内IC设计行业的共存并用，并逐步在局部领域形成竞争优势。

2. 考核指标

(1) 要求联合申报的各个单位在“十一五”基础上新增10家国内芯片设计企业，完成不少于10款采用国产嵌入式微处理器的SoC产品开发;

(2) 要求联合申报的各个单位在“十一五”基础上新增10家国内芯片设计企业，完成不少于10款采用国产IP核的SoC产品开发;

(3) 要求联合申报的各个单位举办国产EDA工具培训不少于5次，国产EDA工具推广应用会不少于5次，并应有人数规模，并采用国产EDA工具设计10款SoC芯片;

(4) 采用国产EDA工具设计芯片的企业均应提供EDA工具使用报告和相关测试报告给国产EDA工具开发单位，以利于国产EDA工具的改进和提升，增强国产EDA工具的市场竞争力。

3. 研发周期

2013年1月-2015年12月。

4. 其他要求

(1) 课题安排：公开发布，支持1家。

(2) 课题资金资助方式为：前补助。

课题所需经费依据实际需要编制。中央财政资金不多于4000万元。地方配套资金不低于中央财政资金的1倍。

(3) 申报单位要求：

由1家国家集成电路设计产业化基地或集成电路公共服务平台牵头申报，联合其他地区(不超过5家)产业化基地或集成电路公共服务平台共同承担，本课题联合单位允许多于2家。